خرید و دانلود نسخه کامل کتاب SystemVerilog for Design Second Edition: A Guide to Using SystemVerilog for Hardware Design and Modeling

توضیحاتی در مورد کتاب

SystemVerilog مجموعه ای غنی از برنامه های افزودنی برای زبان توصیف سخت افزار Verilog IEEE 1364-2001 (Verilog HDL) است. این افزونه ها به دو جنبه اصلی طراحی مبتنی بر HDL می پردازند. اول، مدل سازی طرح های بسیار بزرگ با کد مختصر، دقیق و بصری. دوم، نوشتن برنامه‌های آزمایشی سطح بالا برای تأیید کارآمد و مؤثر این طرح‌های بزرگ.

نسخه اول این کتاب به اولین جنبه از پسوندهای SystemVerilog به Verilog پرداخته است. ویژگی‌های مدل‌سازی مهمی مانند انواع داده‌های دو حالته، انواع برشماری، انواع تعریف‌شده توسط کاربر، ساختارها، اتحادیه‌ها و رابط‌ها ارائه شد. تاکید بر استفاده مناسب از این پیشرفت‌ها برای شبیه‌سازی و سنتز شد.

SystemVerilog for Design، نسخه دوم به طور گسترده بر اساس فصل به فصل بازبینی شده است تا شامل متن‌ها و به‌روزرسانی‌های فراوانی باشد که برای انعکاس تغییرات لازم است. که بین چاپ اول این کتاب تا نهایی شدن استاندارد جدید ساخته شد. مهم است که کتاب این تغییرات نحوی و معنایی را در زبان SystemVerilog منعکس کند.

علاوه بر این، نسخه دوم دارای فصل جدیدی است که SystemVerilog “packages” را توضیح می‌دهد، یک پیوست جدید که خلاصه‌ای از دستورالعمل‌های ترکیبی ارائه شده در سراسر کتاب، و همه نمونه‌های کد به نحو نهایی به‌روزرسانی شده‌اند و با استفاده از آخرین نسخه ابزارهای Synopsys، Mentor و Cadance دوباره اجرا شده‌اند.